· Основные характеристики ПЛИС семейства Virtex фирмы Xilinx. Производительность стандартных функций. Структура архитектуры ПЛИС. Структура блока БВВ, поддерживаемые стандарты ввода-вывода. Структура блока КЛБ. Трассировочные ресурсы. Глобальные цепи синхронизации.
· Основные характеристики CPLD семейства XC9500XV фирмы Xilinx. Производительность стандартных функций. Структура архитектуры CPLD. Структура блока БВВ, поддерживаемые стандарты ввода-вывода. Структура функционального блока и макроячейки. Трассировочные ресурсы и коммутационная матрица. Глобальные цепи синхронизации. Дополнительные возможности CPLD семейства XC9500XV.
ПЛИС с архитектурой FPGA семейства VirtexTM (2.5В)
• Высокопроизводительные, большой емкости, программируемые пользователем логические интегральные схемы с архитектурой FPGA (Field Programmable Gate Arrays)
− Емкость от 50К до 1М системных вентилей
− Системная производительность до 200 МГц
− Совместимы с шиной PCI 66 МГЦ
− Поддерживают функцию Hot-swap для Compact PCI
• Поддержка большинства стандартов ввода-вывода (технология SelectIOTM)
− 16 высокопроизводительных стандартов ввода — вывода
− Прямое подключение к ZBTRAM устройствам
• Встроенные цепи управления тактированием
− Четыре встроенных модуля автоподстройки задержек (DLL — delay—locked loop) для расширенного управления тактовыми сигналами как внутри кристалла, так и всего устройства
− Четыре глобальные сети распределения тактовых сигналов с малыми разбегами фронтов, плюс 24 локальные тактовые сети
• Иерархическая система элементов памяти
− На базе 4-х входовых таблиц преобразования (4-LUT – Look—Up Table) конфигурируемых либо как 16-ти битовая RAM (Random Access Memory), либо как 16-ти битовая двухпортовая RAM, либо как 16-ти битовый сдвиговый регистр
− Встроенная блочная память, каждый блок конфигурируется как синхронная двухпортовая RAM ёмкостью 4 Кбит
− Быстрые интерфейсы к внешней высокопроизводительной RAM
• Гибкая архитектура с балансом быстродействия и плотности упаковки логики
− Специальная логика ускоренного переноса для высокоскоростных арифметических операций
− Специальная поддержка умножителей
− Каскадируемые цепочки для функций с большим количеством входов
− Многочисленные регистры/защелки с разрешением тактирования и синхронные/асинхронные цепи установки и сброса
− Внутренние шины с тремя состояниями
− Логика периферийного сканирования в соответствии со стандартом IEEE1149.1
− Датчик температуры кристалла
• Проектирование осуществляется пакетами программного обеспечения FoundationTM и Alliance Series, работающими на ПК или рабочей станции
• Конфигурация кристалла хранится во внешнем ПЗУ, и загружается в кристалл после включения питания автоматически или принудительно
− Неограниченное число циклов загрузки
− Четыре режима загрузки
• Производятся по технологии 0.22 мкм к-МОП с 5-ти слойной металлизацией на основе статического ОЗУ
• 100% фабричное тестирование
Описание
Семейство FPGA VirtexTM позволяет реализовать высокопроизводительные, большой ёмкости, цифровые устройства на одном кристалле. Резкое увеличение эффективности реализаций достигнуто благодаря новой архитектуре, более эффективной для размещения и трассировки элементов, а также производству кристаллов на основе 0.22 микронного процесса с 5-ю слоями металлизации. Всё это позволяет использовать кристаллы Virtex как альтернативу масочно-программируемым вентильным матрицам. В состав семейства Virtex входят девять микросхем, отличающихся логической ёмкостью (Табл. 2.1).
Табл. 2.1. Основные характеристики семейства Virtex
Загрузка...
